�gӭ���R�ЈD�W(w��ng) Ո(q��ng) | ע��(c��)
> >>
Xilinx FPGA �O(sh��)Ӌ(j��)���A(ch��)(VHDL��)(����P)

���] Xilinx FPGA �O(sh��)Ӌ(j��)���A(ch��)(VHDL��)(����P)

�����磺������ӿƼ���W(xu��)����������r(sh��)�g��2008-02-01
�_���� 16�_ 퓔�(sh��)�� 337
�� �D �r(ji��):¥29.5(8.0��) ���r(ji��)  ¥37.0 ��䛺�ɿ�����(hu��)�T�r(ji��)
����ُ��܇ �ղ�
�_������ ȫ�����]
?�½������س���
������Ǖ�����>

Xilinx FPGA �O(sh��)Ӌ(j��)���A(ch��)(VHDL��)(����P) ���(qu��n)��Ϣ

Xilinx FPGA �O(sh��)Ӌ(j��)���A(ch��)(VHDL��)(����P) ��(n��i)�ݺ���

����ϵ�y(t��ng)�ؽ�B��Xilinx��˾FPGA�ĽY(ji��)��(g��u)���c(di��n)�����P(gu��n)�_�l(f��)ܛ����ʹ�÷�����Ԕ��(x��)������VHDL�Z�Ե��Z�����O(sh��)Ӌ(j��)������������ӑՓ��Xilinx FPGA���P(gu��n)Ӳ�����O(sh��)Ӌ(j��)���}��
����ȫ�����֞���������1�¸�Ҫ��B��FPGA֪�R(sh��)����2�½�B��Xilinx FPGA�_�l(f��)�ij���ܛ����һ����_�l(f��)��������3��Ԕ��(x��)�v����VHDLӲ�������Z������4��ӑՓ��Xilinx FPGA�_�l(f��)�г��õ�IP�˼���ʹ�÷����������������˕r(sh��)犹���IP�˵ą���(sh��)���á���3�º͵�4�µă�(n��i)����Xilinx FPGA�_�l(f��)�Ļ��A(ch��)����5���v����Xilinx FPGA�����P(gu��n)Ӳ���O(sh��)Ӌ(j��)���������o���˅����·����6�º͵�7���nj�(sh��)�(y��n)���������������O(sh��)Ӌ(j��)��(sh��)�(y��n)��FPGA߉݋�O(sh��)Ӌ(j��)��(sh��)�(y��n)��
������������Xilinx��˾��W(xu��)Ӌ(j��)����֧������ɵ�����(n��i)�ݜ\�@�׶���������������(sh��)�(y��n)�ɲ����ԏ�(qi��ng)����Xilinx FPGA�_�l(f��)�����T�̲���������ߵ�ԺУ����ͨ������I(y��)���������о���EDA�n�̵Ľ̲���

Xilinx FPGA �O(sh��)Ӌ(j��)���A(ch��)(VHDL��)(����P) Ŀ�

��1�� �wՓ
��1.1 ߉݋��������
��1.2 �ɾ���߉݋����PLD�İl(f��)չ�v��
��1.3 FPGA�����c(di��n)
��1.4 CPLD/FPGA�Ļ����Y(ji��)��(g��u)
����1.4.1 CPLD�Ļ����Y(ji��)��(g��u)
����1.4.2 FPGA �Ļ����Y(ji��)��(g��u)
����1.4.3 CPLD�cFPGA ���^
��1.5 Xilinx FPGA�a(ch��n)Ʒ��B
����1.5.1 Xilinx ��˾����
����1.5.2 Xlinx FPGA�a(ch��n)Ʒ
��2�� �_�l(f��)ܛ���c�_�l(f��)����
��2.1 �_�l(f��)ܛ������
����2.1.1 ISE�_�l(f��)ܛ������
����2.1.2 ISE9.1i���b
����2.1.3 ModelSim����ܛ������
��2.2 һ��(g��)���ε��_�l(f��)�(xi��ng)Ŀ
��2.3 �_�l(f��)ܛ��ʹ���M(j��n)�A
����2.3.1 ISE9.1i�����_�l(f��)�h(hu��n)������
����2.3.2 �O(sh��)Ӌ(j��)ݔ��
����2.3.3 �O(sh��)Ӌ(j��)�C��
����2.3.4 ���ܷ���
����2.3.5 ���̌�(sh��)�F(xi��n)
����2.3.6 �r(sh��)�����
����2.3.7 ��������
��3�� VHDLӲ�������Z��
��3.1 VHDL�Ěvʷ�͸śr
��3.2 VHDL�����O(sh��)Ӌ(j��)˼��
��3.3 VHDL�Z���O(sh��)Ӌ(j��)�Ļ�����Ԫ
����3.3.1 ��(sh��)�w
����3.3.2 ��(g��u)���w
����3.3.3 ����
����3.3.4 ������
����3.3.5 ��
��3.4 VHDL�Z�ԵČ�(du��)��͔�(sh��)��(j��)���
����3.4.1 VHDL�Z�ԵČ�(du��)�����
����3.4.2 VHDL�Z�ԵĔ�(sh��)��(j��)���
����3.4.3 ��ͬ��(sh��)��(j��)���֮�g���D(zhu��n)�Q
��3.5 VHDL�Z���\(y��n)�������
��3.6 VHDL�Z�Ե������Z��
����3.6.1 ���P(gu��n)Ҏ(gu��)�t�ͻ����Z��
����3.6.2 ���l(f��)�����Z��
����3.6.3 ��������Z��
����3.6.4 �����Z��
��3.7 VHDL�ČӴνY(ji��)��(g��u)�O(sh��)Ӌ(j��)
����3.7.1 ����(sh��)�c����(sh��)����
����3.7.2 Ԫ���cԪ������
����3.7.3 generate�Z��
����3.7.4 �ӳ���Subprogram��
����3.7.5 VHDL���О鼉(j��)��ģ�cRTL��ģ
��3.8 ���ޠ�B(t��i)�C(j��)��FSM��
����3.8.1 ���ޠ�B(t��i)�C(j��)��FSM��
����3.8.2 һ��(g��)FSM��RTL���a��(sh��)��
��4�� Xilinx IP��
��4.1 Xilinx��IP��B
��4.2 Xilinx IP���ù��߼�ʹ�÷���
��4.3 �r(sh��)犹���IP
����4.3.1 DCMģ�K
����4.3.2 DCM��ʹ�÷���
��5�� FPGA�����ú��Դ�O(sh��)Ӌ(j��)
��5.1 FPGA������
����5.1.1 FPGA���������_
����5.1.2 FPGA������ģʽ
����5.1.3 FPGA����������
����5.1.4 FPGA�������·
��5.2 FPGA���Դ�O(sh��)Ӌ(j��)
����5.2.1 FPGA���Դָ��(bi��o)
����5.2.2 FPGA�Ĺ��Ĺ�Ӌ(j��)
����5.2.3 FPGA���Դ��Q����
��6�� VHDL�����O(sh��)Ӌ(j��)��(sh��)�(y��n)
��6.1 ��(sh��)�(y��n)һ �Ӵλ����̵Ą�(chu��ng)��
��6.2 ��(sh��)�(y��n)�� ����yԇƽ�_(t��i)�Ą�(chu��ng)��
��6.3 ��(sh��)�(y��n)�� �惦(ch��)����ӛ���͌�(sh��)�(y��n)
��6.4 ��(sh��)�(y��n)�� n����Ӌ(j��)��(sh��)����RTL�(y��n)�C��(sh��)�(y��n)
��6.5 ��(sh��)�(y��n)�� ���^����(sh��)�(y��n)
��6.6 ��(sh��)�(y��n)�� ���g(sh��)߉݋��Ԫ��(sh��)�(y��n)
��6.7 ��(sh��)�(y��n)�� ��B(t��i)�C(j��)��(sh��)�(y��n)
��6.8 ��(sh��)�(y��n)�� Ӌ(j��)��(sh��)����(sh��)�(y��n)
��6.9 ��(sh��)�(y��n)�� IP�ˑ�(y��ng)�Ì�(sh��)�(y��n)
��6.10 ��(sh��)�(y��n)ʮ ��(sh��)�֕r(sh��)犹���IP�ˌ�(sh��)�(y��n)
��7�� FPGA߉݋�O(sh��)Ӌ(j��)��(sh��)�(y��n)
��7.1 ��(sh��)�(y��n)һ ��ϤXilinx�_�l(f��)����
��7.2 ��(sh��)�(y��n)�� �Y(ji��)��(g��u)�w������?q��)���PACE
��7.3 ��(sh��)�(y��n)�� ȫ�֕r(sh��)犼s����(sh��)�(y��n)
��7.4 ��(sh��)�(y��n)�� �C�ϼ��Ɍ�(sh��)�(y��n)
��7.5 ��(sh��)�(y��n)�� IP�����Ɍ�(sh��)�(y��n)
��7.6 ��(sh��)�(y��n)�� Chipscope�{(di��o)ԇ��(sh��)�(y��n)
���A VHDL�P(gu��n)�I��
���B VHDL��\(y��n)�������
���C VHDL�е������Z�估�÷�
���D VHDL�еČ��Զ��x
���E IEEE��(bi��o)��(zh��n)��
�����īI(xi��n)
չ�_ȫ��
��Ʒ�u(p��ng)Փ(0�l)
���o�u(p��ng)Փ����
�������]
����N
��݋���]
����픲�
�ЈD�W(w��ng)
�ھ��ͷ�